比利時微電子研究中心（Imec）的納米集成電路（NanoIC）中試線推出兩款面向 2 納米以下制程的工藝設計套件（PDK）：一款是細間距重布線層工藝設計套件，另一款是芯粒對晶圓混合鍵合工藝設計套件。

這兩款搶先體驗版工藝設計套件，讓高校、初創企業和行業創新者也能掌握先進的封裝技術能力。

先進封裝技術能實現芯粒的高密度互連，為下一代高性能計算、人工智能加速器以及數據密集型應用筑牢技術根基。

細間距重布線層工藝設計套件創新采用聚合物基襯底，打造出實現芯片間高密度互連的全新方案。

傳統聚合物基襯底無法支持極精細線路的制作，使其在先進封裝領域的應用受到限制。比利時微電子研究中心依托納米集成電路項目研發的這項技術，成功突破這一壁壘，能在聚合物基重布線層中實現超小間距互連，其性能表現超越了當前頭部商業晶圓廠的現有技術水平。

該套件支持的線路線寬與間距可低至 1.3 微米，微凸點間距最小可達 20 微米?；诔咚傩玖；ミB進階版（UCIe-Advanced）芯粒間接口，設計師借助該套件的互連方案，可使通信速度提升最高 40%，單位比特能耗降低最多 15%。

由此，細間距重布線層技術成為眾多新興應用領域極具吸引力的集成方案選擇，覆蓋汽車、高性能計算乃至下一代圖形處理器架構等領域。

芯粒對晶圓工藝設計套件：借助三維維度，實現芯粒之間超緊湊的直接互連。

該技術摒棄了傳統的銅凸點互連方式，通過混合鍵合工藝在互補金屬氧化物半導體（CMOS）芯粒與封裝接口之間形成氧化物 - 氧化物直接連接。這一設計消除了銅凸點互連帶來的寄生效應，打造出低損耗、高能效的通信通路。

芯粒對晶圓混合鍵合工藝設計套件能實現超高密度、高帶寬的芯片間互連，尤其適用于人工智能應用、先進計算平臺以及高性能圖形處理器架構領域。

此次兩款套件的發布，讓比利時微電子研究中心成為全球首家，能在該集成級別和尺寸標準下，提供便捷獲取的互連工藝設計套件的機構。這款初始的 “探索版” 套件配備了設計師評估該技術所需的核心工具，包括系統化的版圖創建、自動化與定制化布線以及設計規則檢查功能。

所有實際應用相關的細節信息，均可在納米集成電路項目官網查詢。