盡管 JEDEC 計(jì)劃放寬 HBM 高度限制，將 HBM4 的上限從 775 微米上調(diào)至約 900 微米，行業(yè)仍在持續(xù)尋求突破傳統(tǒng) HBM 架構(gòu)的結(jié)構(gòu)瓶頸。據(jù)《ET News》報(bào)道，三星電子未來技術(shù)研究項(xiàng)目下一項(xiàng)基于垂直芯片（Vertical Die） 的先進(jìn)封裝研發(fā)已取得實(shí)質(zhì)性進(jìn)展。

值得關(guān)注的是，該方案據(jù)稱可將I/O 密度提升最高 10 倍、帶寬提升約 4 倍。

報(bào)道稱，該項(xiàng)目由韓國科學(xué)技術(shù)院（KAIST）權(quán)志旼教授擔(dān)任首席研究員，已取得重要學(xué)術(shù)里程碑：一篇關(guān)于 Vertical Die 架構(gòu)的論文已被 2026 年 6 月舉辦的IEEE 超大規(guī)模集成電路技術(shù)與電路研討會(huì)接收 —— 該會(huì)議是全球半導(dǎo)體器件與電路集成領(lǐng)域最具權(quán)威性的會(huì)議之一。

垂直芯片架構(gòu)突破 I/O 與帶寬極限

該項(xiàng)目的核心突破在于垂直芯片（V?die） 技術(shù)：將芯片90 度垂直豎立，如同書架上的書本一般排布。

當(dāng)前 HBM 采用 DRAM 芯片垂直堆疊、通過硅通孔（TSV）實(shí)現(xiàn)層間數(shù)據(jù)傳輸，但每個(gè) TSV 都會(huì)占用部分芯片面積，限制 I/O 端子數(shù)量的大幅提升（HBM4 約為 2048 個(gè)）；且堆疊越高，散熱難度越大。

而全新架構(gòu)可將芯片整條長(zhǎng)邊作為焊盤區(qū)域，顯著擴(kuò)展 I/O 連接數(shù)量，實(shí)現(xiàn)更高的帶寬擴(kuò)展性。

援引權(quán)教授團(tuán)隊(duì)研究成果：在相同封裝面積下，垂直芯片架構(gòu)可將 I/O 端子數(shù)量提升10 倍，達(dá)到約20000 個(gè)（HBM4 約 2048 個(gè)）；帶寬同樣提升約 4 倍，數(shù)據(jù)讀取延遲顯著降低。

報(bào)道還提及另外兩項(xiàng)關(guān)鍵突破：

1. 研究團(tuán)隊(duì)在被視為下一代封裝材料的玻璃基板上直接電鍍銅制作傳輸線路，并成功驗(yàn)證信號(hào)完整性（SI）。

2. 提出創(chuàng)新直連液冷散熱方案：利用芯片間的微小間隙作為冷卻液通道，實(shí)現(xiàn)各層溫度更均勻分布。

三星表示，本次研發(fā)的 V?die 集成封裝技術(shù)不僅可用于下一代 AI 加速器，還可廣泛應(yīng)用于超高速存儲(chǔ)–邏輯集成、高性能計(jì)算（HPC）、高頻通信等多個(gè)領(lǐng)域。