背面供電網(wǎng)絡(luò)從晶圓下方為前沿晶體管直接供電，這一架構(gòu)革新不僅能提升處理器性能、大幅降低功耗損失，還能提高電源效率。但背面供電網(wǎng)絡(luò)的落地，需要全新的制造策略支撐：既要實(shí)現(xiàn)硅晶圓的深度減薄、納米級通孔（nanoTSVs）與晶體管源漏極的精準(zhǔn)對準(zhǔn)，也需要通過新的建模方法，降低因發(fā)熱晶體管被夾在正面和背面互連堆疊層之間而產(chǎn)生的熱損耗。

盡管挑戰(zhàn)重重，頭部集成電路制造商已取得顯著進(jìn)展，尤其是在鰭式場效應(yīng)晶體管（finFET）向納米片場效應(yīng)晶體管（nanosheet FET）近乎同步轉(zhuǎn)型的背景下。英特爾近期已將采用絲帶場效應(yīng)晶體管（RibbonFET）和 PowerVia 背面供電技術(shù)的 18A 制程投入量產(chǎn)。三星早在 2022 年就在 3 納米制程中采用全環(huán)繞柵極（GAA）晶體管，是該領(lǐng)域的早期先行者，其計劃在 2 納米制程（SF2）中引入背面供電技術(shù)。臺積電則表示，將在 2 納米制程（N2）中首次推出全環(huán)繞柵極技術(shù)，隨后在 16 埃制程（A16）中落地超級電源軌技術(shù)。

圖 1：掃描電鏡圖像展示 PowerVia 背面供電連接細(xì)節(jié)  來源：英特爾

背面供電網(wǎng)絡(luò)（BSPDN）將電源柵格重新布局在晶圓背面，使其不再與正面的信號線路爭奪布局空間，一舉解決了邏輯器件歷經(jīng)多代演進(jìn)積累的諸多問題，其中最突出的就是制約性能和電源效率的高紅外壓降（IR drop，即電壓驟降）問題。在傳統(tǒng)架構(gòu)中，電力需從頂層后端金屬層出發(fā)，穿過 15 層及以上的金屬層和高阻通孔，才能抵達(dá)晶體管接觸層，這一過程會造成巨大的功耗損失。

背面供電網(wǎng)絡(luò)可將電壓降降低 30%，大幅提升電源完整性。同時，由于信號與電力線路分離，芯片正面互連層的金屬節(jié)距可適當(dāng)放寬，從而降低光刻成本。

這項技術(shù)的優(yōu)勢遠(yuǎn)不止于此。新思科技（Synopsys）邏輯庫知識產(chǎn)權(quán)首席產(chǎn)品經(jīng)理安德魯?阿普比表示：“背面供電技術(shù)與全環(huán)繞柵極器件的垂直結(jié)構(gòu)天然契合，相較于正面通孔堆疊，能為晶體管源極提供更直接、電阻更低的供電路徑。將電源布線從正面金屬堆疊層中移除后，更多布線資源可用于信號傳輸，據(jù)報道，嵌入式存儲器的單元密度可提升 5% 至 10%。”

采用背面供電技術(shù)還能進(jìn)一步降低光刻和刻蝕工藝的負(fù)擔(dān)。英特爾互連與存儲技術(shù)集成副總裁兼總監(jiān)凱文?費(fèi)舍爾表示：“互連層的成本通常會隨節(jié)距縮小而上升，在信號線數(shù)量不變的情況下，放寬節(jié)距縮放要求，意味著單根信號線的成本會降低。例如英特爾 18A 制程就利用這一特點(diǎn)，通過對下層金屬層進(jìn)行單次直接圖案化工藝降低成本，使掩模版數(shù)量和工藝步驟均減少 40% 以上。”

背面供電技術(shù)的核心挑戰(zhàn)

對于人工智能加速器、游戲芯片、圖形處理器這類對功率要求高、功耗變化快的工作負(fù)載，背面供電技術(shù)至關(guān)重要。

IBM 研究院技術(shù)成熟度與數(shù)字化轉(zhuǎn)型總監(jiān)丹?德謝恩解釋道：“該技術(shù)的最大優(yōu)勢體現(xiàn)在兩方面：一是可利用背面放寬節(jié)距的金屬布線實(shí)現(xiàn)供電，降低紅外壓降，擺脫正面窄節(jié)距布線的限制；二是將供電資源從正面移除后，能釋放更多正面布線資源，提升布線能力和面積利用率。”

其性能提升效果十分顯著。德謝恩表示：“已有公開報告顯示，背面供電網(wǎng)絡(luò)可使紅外壓降降低 20% 至 30%、最高頻率提升 2% 至 6%、核心面積縮小 5% 至 15%，且面積利用率超 90%，這與 IBM 的內(nèi)部基準(zhǔn)測試結(jié)果一致。”

但在這些巨大優(yōu)勢背后，是全新的制造挑戰(zhàn)。規(guī)模化落地背面供電網(wǎng)絡(luò)方案，必須實(shí)現(xiàn)背面金屬層與正面晶體管尺寸的高精度對準(zhǔn)。由于背面制程需在晶圓深度減薄后進(jìn)行，而減薄過程會引發(fā)晶圓翹曲，因此要實(shí)現(xiàn)嚴(yán)格的套刻控制，就需要采用透明對準(zhǔn)標(biāo)記，甚至可能需要增設(shè)連接焊盤。

目前行業(yè)尚未明確，背面供電技術(shù)會對高功耗芯片的散熱產(chǎn)生多大影響，尤其是圖形處理器這類持續(xù)高負(fù)載運(yùn)行的芯片。但行業(yè)專家已明確，背面供電架構(gòu)下的芯片熱環(huán)境會進(jìn)一步惡化。

比利時微電子研究中心（imec）項目總監(jiān)詹姆斯?邁爾斯表示：“熱熱點(diǎn)可能會變得更小、溫度更高，需要設(shè)計人員重點(diǎn)關(guān)注。其具體影響雖取決于設(shè)計場景，但我們對云服務(wù)器中央處理器片上系統(tǒng)（SoC）的高分辨率熱仿真顯示，背面供電網(wǎng)絡(luò)引發(fā)的局部熱損耗最高可達(dá) 14℃。可通過設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）層面的措施緩解這一問題，例如最大化背面供電網(wǎng)絡(luò)的金屬密度以實(shí)現(xiàn)局部熱擴(kuò)散，或增加正面后端工藝（BEOL）的通孔密度以降低與冷卻裝置之間的熱阻。”

關(guān)鍵工藝步驟 —— 減薄、鍵合、對準(zhǔn)

背面供電技術(shù)可對不同金屬層進(jìn)行優(yōu)化制造：晶圓背面采用寬線寬金屬層實(shí)現(xiàn)電源和接地，正面則用細(xì)線寬金屬層傳輸信號。在傳統(tǒng)正面共布架構(gòu)中，早期互連層需要更昂貴的光刻步驟。

目前至少有三種不同的工藝集成流程可行，本文將以英特爾的流程（見圖 2）為例展開介紹，該流程也是首個實(shí)現(xiàn)市場化落地的方案。

圖 2：先制作晶體管和電源通孔（a），再完成正面多層金屬化和介質(zhì)密封（b），隨后與硅載片鍵合（c），最后進(jìn)行背面供電工藝處理  來源：英特爾

英特爾 PowerVia 工藝的核心流程為：在制造 N 型和 P 型晶體管的同時，提前制作電源通孔（PowerVias），這類通孔可采用銅材質(zhì)，也可選用釕等電阻更低的金屬。接下來制作后端金屬堆疊層（BEOL），然后沉積一層保護(hù)性密封介質(zhì)層。之后將晶圓翻轉(zhuǎn)，與硅載片鍵合，該載片經(jīng)過導(dǎo)熱性優(yōu)化，可輔助芯片散熱。

在硅載片的支撐下，通過晶圓研磨工藝將器件晶圓從原始的 700 微米以上厚度，深度減薄至 1-3 微米，再通過化學(xué)機(jī)械拋光（CMP）甚至干法刻蝕工藝實(shí)現(xiàn)精細(xì)平坦化，至此晶圓即可進(jìn)入背面互連制程，制作兩層及以上的金屬化層。

邁爾斯總結(jié)了背面供電網(wǎng)絡(luò)面臨的三大核心挑戰(zhàn)：“第一，需對硅襯底進(jìn)行近乎完全的減薄，才能從晶圓背面實(shí)現(xiàn)器件接觸，這就需要將完成前端制程的晶圓正面與另一塊載片鍵合，再對晶圓背面進(jìn)行研磨或拋光，且研磨和拋光工藝需在整個晶圓范圍內(nèi)保持均勻，為后續(xù)光刻和其他工藝步驟提供平整的起始表面。第二，需實(shí)現(xiàn)背面金屬層與正面晶體管源漏極接觸點(diǎn)的精準(zhǔn)對準(zhǔn)，同時避免與中間的溝道或柵極區(qū)域短路，這要求對晶圓背面的光刻工藝進(jìn)行嚴(yán)格的套刻控制。第三，在熱預(yù)算受限的前提下，實(shí)現(xiàn)從晶圓背面到源漏極的低電阻接觸 —— 因?yàn)榫A正面已存在銅金屬層，高溫工藝會造成不良影響。”

鍵合材料的選擇至關(guān)重要，直接影響堆疊層的散熱效率。邁爾斯表示：“鍵合用介質(zhì)會增加散熱過程中的熱阻，因此需要謹(jǐn)慎選擇材料。”

晶圓背面研磨和化學(xué)機(jī)械拋光工藝需實(shí)現(xiàn)極高的晶圓內(nèi)均勻性，晶圓厚度將從 775 微米被研磨至數(shù)十微米。這種大幅減薄工藝會導(dǎo)致晶圓嚴(yán)重變形，因此計量和光刻工藝必須逐芯進(jìn)行補(bǔ)償。晶圓代工廠正通過制作金屬對準(zhǔn)標(biāo)記，來精準(zhǔn)定位晶體管位置。硅對紅外線具有半透明特性，因此光刻掃描儀可利用紅外線照亮金屬對準(zhǔn)標(biāo)記。盡管如此，在大規(guī)模量產(chǎn)中，逐芯補(bǔ)償仍是一項耗時的工序，上述工藝的套刻容差要求約為 10 納米。

要實(shí)現(xiàn)如此嚴(yán)苛的指標(biāo)，必須融合多種全新工藝策略。費(fèi)舍爾表示：“我們通過先進(jìn)的研磨 / 化學(xué)機(jī)械拋光 / 等離子體減薄工藝、臨時載片，以及嚴(yán)格的翹曲度和總厚度變化（TTV）控制，解決了晶圓減薄帶來的機(jī)械風(fēng)險；通過雙面對準(zhǔn)、專用正面對準(zhǔn)標(biāo)記、設(shè)計化刻蝕停止層，以及針對器件 / 中間制程（MOL）堆疊層優(yōu)化的通孔中置式集成方案，提升了背面對正面的對準(zhǔn)和套刻精度。”

此外，器件晶圓還會承受晶圓鍵合和深度減薄帶來的應(yīng)力。邁爾斯表示：“鍵合和后續(xù)的背面減薄工藝會產(chǎn)生應(yīng)力并導(dǎo)致晶圓翹曲，這種現(xiàn)象在晶圓邊緣尤為明顯，這種變形會為背面通孔、金屬層與正面器件特征的高精度均勻?qū)?zhǔn)帶來挑戰(zhàn)。”

而這一切工藝操作，都必須在保證 2 納米晶體管性能的前提下完成。費(fèi)舍爾表示：“全環(huán)繞柵極納米片晶體管與背面供電網(wǎng)絡(luò)必須進(jìn)行協(xié)同設(shè)計，因?yàn)槿h(huán)繞柵極器件的堆疊結(jié)構(gòu)直接決定了背面電源通孔的‘連接靶位’和工藝窗口。我們通過背面介質(zhì)襯層、深槽隔離技術(shù)，以及優(yōu)化的阱區(qū) / 淺槽隔離（STI）和摻雜方案，解決漏電和隔離問題；通過定制化的勢壘 / 襯層和金屬填充工藝、考慮電遷移（EM）的設(shè)計規(guī)則，以及優(yōu)化的熱處理工藝，實(shí)現(xiàn)低電阻、高可靠性的電源軌和通孔；通過分階段部署（如在前期制程中驗(yàn)證）、密集的在線檢測，以及更耐偏差的設(shè)計技術(shù)協(xié)同優(yōu)化驅(qū)動型布局，提升良率并降低缺陷率。”

除了這些核心制造問題，背面供電網(wǎng)絡(luò)還會對芯片設(shè)計流程產(chǎn)生重要影響。

背面供電技術(shù)對設(shè)計的影響

在晶圓背面增設(shè)電源柵格，最直接的效果就是大幅緩解正面的布線擁堵。新思科技數(shù)字實(shí)現(xiàn)首席產(chǎn)品經(jīng)理吉姆?舒爾茨表示：“從布局布線的角度來看，布線擁堵已成為先進(jìn)制程節(jié)點(diǎn)的核心問題。盡管晶體管尺寸微縮能在單位平方毫米內(nèi)集成更多柵極（及功能），但通過信號線實(shí)現(xiàn)各器件的連接卻變得愈發(fā)困難，往往會引發(fā)布線擁堵。將電源和信號布線分離，不僅能緩解擁堵、縮短信號路徑，還能降低寄生電阻和電容，這對靜態(tài)隨機(jī)存取存儲器（SRAM）、寄存器堆等高速知識產(chǎn)權(quán)（IP）模塊十分有利。”

如前所述，采用背面供電技術(shù)對芯片設(shè)計的影響主要集中在布局布線環(huán)節(jié)。IBM 的德謝恩表示：“我們已對行業(yè)標(biāo)準(zhǔn)的布局布線流程進(jìn)行修改，能夠?qū)Χ喾N架構(gòu)的背面供電網(wǎng)絡(luò)進(jìn)行仿真。例如在布局規(guī)劃階段跳過電源布線步驟，或?qū)㈦娫床季€限定在預(yù)定義的背面金屬層。”

建模技術(shù)在這一過程中扮演著關(guān)鍵角色。費(fèi)舍爾表示：“我們通過協(xié)同仿真和材料 / 堆疊層選擇，對新增背面堆疊層帶來的熱效應(yīng)和應(yīng)力效應(yīng)進(jìn)行建模與優(yōu)化；同時通過分階段部署、密集的在線檢測，以及更耐偏差的設(shè)計技術(shù)協(xié)同優(yōu)化驅(qū)動型布局，提升良率并降低缺陷率。”

背面供電技術(shù)的落地方式和時間，取決于關(guān)鍵的風(fēng)險管理策略。英特爾在推進(jìn)背面供電方案之初就認(rèn)為，該架構(gòu)的成本更高、復(fù)雜度也更大。但 IBM 的德謝恩表示：“對于高性能計算（HPC）應(yīng)用而言，其性能提升帶來的收益，將超過工藝和成本方面的風(fēng)險。”

此外，盡管背面供電網(wǎng)絡(luò)最初被設(shè)計為無源電氣結(jié)構(gòu)，但為晶圓背面增加功能模塊能帶來顯著優(yōu)勢。舒爾茨表示：“時鐘樹網(wǎng)絡(luò)通常是芯片上最關(guān)鍵的布線網(wǎng)絡(luò)，為了實(shí)現(xiàn)低延遲的時鐘信號傳輸，其布線通常會選用電阻最低的金屬層，而背面金屬層也可用于這類關(guān)鍵時鐘信號的傳輸。” 他還指出，由于電子設(shè)計自動化（EDA）工具不再需要解決布線擁堵問題，布局布線階段的耗時將大幅縮短。

將電源柵格移至晶圓背面的一個弊端，是產(chǎn)生的耦合噪聲可能會影響正面的敏感信號。在電源與信號線共布的架構(gòu)中，電源線能為信號線提供天然的屏蔽保護(hù)。邁爾斯表示：“失去附近的電源 / 接地層后，敏感信號的屏蔽將變得更具挑戰(zhàn)性。但我們可將時鐘信號等部分長距離信號移至背面，使其更好地與正面的干擾源隔離。”

設(shè)計人員也在采取各類措施，補(bǔ)償晶圓上的熱熱點(diǎn)問題 —— 而背面供電網(wǎng)絡(luò)會讓這一問題進(jìn)一步惡化。

熱分析

如今，晶體管的正面被前端互連堆疊層（FEOL）包裹，背面則是后端供電堆疊層（BEOL），發(fā)熱器件如同被夾在 “三明治” 中間。比利時微電子研究中心的仿真結(jié)果顯示，背面供電網(wǎng)絡(luò)架構(gòu)下的芯片峰值溫度，比傳統(tǒng)正面供電網(wǎng)絡(luò)高出 14℃。

硅襯基本身作為非金屬，是一種性能優(yōu)異的散熱材料（硅的熱導(dǎo)率為 140 瓦 / 米?開，而二氧化硅僅為 1.4 瓦 / 米?開），但在背面減薄工藝中，襯底被大量去除，導(dǎo)致熱擴(kuò)散能力大幅下降。比利時微電子研究中心熱建模與表征研發(fā)團(tuán)隊負(fù)責(zé)人、技術(shù)骨干赫爾曼?奧普林斯表示：“熱損耗主要源于硅襯底的減薄甚至移除，這會導(dǎo)致橫向熱擴(kuò)散能力降低；同時，在通往冷卻裝置的主要熱路徑中，硅載片和鍵合界面的存在也會增加熱阻。”

陽明交通大學(xué)的鄭俊哲指出：“芯片冷卻系統(tǒng)與有源器件層之間的熱阻大幅增加，導(dǎo)致背面供電網(wǎng)絡(luò)的熱完整性受損。這種熱阻增加主要源于三方面：后端工藝層本身的高熱阻、晶圓背面制程中引入的額外混合鍵合層，以及背面供電網(wǎng)絡(luò)技術(shù)固有的晶圓減薄效應(yīng)。”

鄭俊哲及其團(tuán)隊的研究表明，背面供電網(wǎng)絡(luò)結(jié)構(gòu)的芯片溫度高于正面供電網(wǎng)絡(luò)（FSPDN），在封裝層面尤為明顯 —— 該層面的散熱面臨更大阻礙。當(dāng)襯底厚度減薄至 300 納米以下時，芯片的自熱效應(yīng)會加劇。在傳統(tǒng)倒裝芯片封裝中，正面供電網(wǎng)絡(luò)的散熱路徑為：晶體管→體硅晶圓→熱界面材料（TIM）→散熱器，部分熱量也會從后端堆疊層向下傳遞至硅中介層，再散至印刷電路板（PCB）。該研究團(tuán)隊的仿真顯示，正面供電網(wǎng)絡(luò)架構(gòu)下的芯片最高溫度為 57℃。

而在背面供電網(wǎng)絡(luò)架構(gòu)中，芯片的朝向被翻轉(zhuǎn)，向頂層散發(fā)的熱量需穿過鍵合層、熱界面材料才能抵達(dá)散熱器，這一路徑成為主要散熱通道；向下的散熱路徑則為：背面互連層→硅中介層→印刷電路板。該團(tuán)隊的仿真結(jié)果顯示，背面供電網(wǎng)絡(luò)架構(gòu)下的芯片最高溫度達(dá) 80℃。

目前行業(yè)廣泛采用有限元建模（FEM）仿真，在芯片設(shè)計、布局規(guī)劃、封裝和散熱器設(shè)計等各個階段預(yù)測電子封裝的熱性能。盡管在正面供電網(wǎng)絡(luò)的單片芯片封裝中，采用簡單的平均特性建模往往能取得良好效果，但對于背面供電網(wǎng)絡(luò)和三維封裝，行業(yè)需要更精準(zhǔn)的建模方法。

為簡化復(fù)雜的熱仿真過程，IBM 研發(fā)了一種基于機(jī)器學(xué)習(xí)的模型，僅通過后端工藝的布局設(shè)計、金屬層高度和材料特性，就能快速預(yù)測跨多個數(shù)量級尺度的后端堆疊層熱阻。前 IBM 硬件工程師（現(xiàn)任職于微軟）普拉布德亞?喬杜里表示：“三維堆疊結(jié)構(gòu)中，底層芯片的晶體管產(chǎn)生的熱量，需要穿過其上方所有鍵合芯片的后端工藝層，以及芯片間的鍵合層。” 該團(tuán)隊還指出，隨著每一代制程節(jié)點(diǎn)的演進(jìn)，晶體管和功率密度不斷提升，將進(jìn)一步加劇熱管理的難度。

這款基于卷積神經(jīng)網(wǎng)絡(luò)的機(jī)器學(xué)習(xí)模型，將芯片設(shè)計與局部功率密度、工作負(fù)載和材料特性關(guān)聯(lián)起來。該方法利用不同后端工藝布局的有限元建模仿真數(shù)據(jù)集，通過自動化方式完成 80% 的模型訓(xùn)練和 20% 的結(jié)果驗(yàn)證，可對 1×1 微米或 3×3 微米的芯片區(qū)域進(jìn)行熱阻預(yù)測，預(yù)測結(jié)果將導(dǎo)入有限元求解器，用于芯片和封裝層面的仿真。與傳統(tǒng)模型相比，該模型能在極短時間內(nèi)輸出高精度的熱阻預(yù)測結(jié)果。

下一代技術(shù)：直接連接

背面供電技術(shù)的落地存在多種方案，各大企業(yè)目前研發(fā)的下一代技術(shù)為直接連接—— 讓納米級通孔與晶體管源漏極直接接觸。該方案的各項容差要求將進(jìn)一步收緊，但能為處理器帶來最大幅度的頻率提升、密度優(yōu)化和電源效率改善，其中一項重大挑戰(zhàn)是實(shí)現(xiàn) 3 納米的套刻容差要求。

結(jié)語

在 2 納米制程中引入背面供電網(wǎng)絡(luò)，是半導(dǎo)體行業(yè)的一項重大突破，它解決了長期存在的電壓損耗問題 —— 這一問題曾嚴(yán)重制約高性能計算的性能和能效，同時也緩解了布線擁堵難題，而在復(fù)雜的布局布線流程中，布線擁堵曾耗費(fèi)大量工程時間。

但背面供電網(wǎng)絡(luò)也要求晶圓廠具備全新的工藝能力：例如能實(shí)現(xiàn)晶圓深度減薄的研磨、化學(xué)機(jī)械拋光和刻蝕設(shè)備，以及能在 300 毫米晶圓上實(shí)現(xiàn)極高平坦度和均勻性的晶圓鍵合工藝。目前各大企業(yè)正研發(fā)導(dǎo)熱性更優(yōu)異的材料，以替代傳統(tǒng)的二氧化硅用于晶圓鍵合。

其中最難實(shí)現(xiàn)的技術(shù)難點(diǎn)包括：實(shí)現(xiàn)背面互連層與正面通孔的精準(zhǔn)對準(zhǔn)、避免過度拋光影響寄生效應(yīng)和芯片良率、厘清熱影響機(jī)制并讓設(shè)計人員能針對全新散熱路徑下的熱熱點(diǎn)進(jìn)行優(yōu)化。未來當(dāng)互補(bǔ)場效應(yīng)晶體管（CFET）取代納米片全環(huán)繞柵極晶體管時，背面供電網(wǎng)絡(luò)還將面臨更多的集成挑戰(zhàn)。但從背面供電技術(shù)和三維集成技術(shù)的發(fā)展趨勢來看，行業(yè)顯然需要創(chuàng)新的全新冷卻方案，例如在芯片各層內(nèi)部引入冷卻介質(zhì)。

參考文獻(xiàn)

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