核心要點(diǎn)

• 晶圓廠(chǎng)工藝正圍繞潔凈度、平坦度、高鍵合質(zhì)量進(jìn)行優(yōu)化。

• 納米孿晶銅與 **SiCN 物理氣相沉積（PVD）** 可實(shí)現(xiàn)適用于 HBM 的更低退火與沉積溫度。

• 一層薄保護(hù)層有助于在嚴(yán)苛工藝中保護(hù)銅 / 介質(zhì)界面。

• 半導(dǎo)體制造的未來(lái)不再僅依賴(lài)特征尺寸微縮，芯片廠(chǎng)商正在重新思考器件的制造、堆疊與供電方式。

混合鍵合可以說(shuō)是3D 集成最核心的結(jié)構(gòu)性支撐技術(shù)，它能在相同面積內(nèi)實(shí)現(xiàn)比焊料凸點(diǎn)高出數(shù)個(gè)數(shù)量級(jí)的互連密度，同時(shí)提升信號(hào)完整性與電源完整性。它是單封裝內(nèi)集成多顆小芯片（chiplet）的關(guān)鍵技術(shù)，能夠降低內(nèi)存 / 處理器延遲并降低功耗。

這是先進(jìn)封裝中增長(zhǎng)最快的領(lǐng)域。Yole 集團(tuán)預(yù)計(jì)，2025—2030 年混合鍵合設(shè)備年均復(fù)合增長(zhǎng)率（CAGR）將達(dá)到 21%。在人工智能、高性能計(jì)算及各類(lèi)基于 chiplet 架構(gòu)的強(qiáng)勁需求驅(qū)動(dòng)下，混合鍵合可實(shí)現(xiàn)芯片間高帶寬互連，信號(hào)損耗幾乎可以忽略。

混合鍵合已在部分高端產(chǎn)品中得到應(yīng)用，但仍需進(jìn)一步提升鍵合界面質(zhì)量，使鍵合后的銅互連表現(xiàn)得如同在同一片芯片上制造一般。這一要求極高：需要表面無(wú)顆粒、300mm 晶圓上實(shí)現(xiàn)納米級(jí)銅凹陷、低晶圓畸變以實(shí)現(xiàn)晶圓間 50nm 對(duì)準(zhǔn)精度。

即便如此，將混合鍵合從當(dāng)前量產(chǎn)的9μm 銅 - 銅互連微縮到2μm 及以下，無(wú)論是晶圓對(duì)晶圓（W2W）還是芯片對(duì)晶圓（D2W）方案，均已具備可行性。這已成為所有頭部晶圓代工廠(chǎng)路線(xiàn)圖上的核心方向。

混合鍵合最初是為提升 CMOS 圖像傳感器亮度而提出的理想方案。如今，它正推動(dòng)高性能計(jì)算（HPC）中的 SRAM / 處理器堆疊、多層 3D NAND 器件實(shí)現(xiàn)突破；未來(lái)還將用于更緊湊的HBM 模塊、3D DRAM 與物聯(lián)網(wǎng)設(shè)備。

Besi 技術(shù)總監(jiān)喬納森?阿卜迪拉表示：

“混合鍵合是精細(xì)間距封裝的巔峰。與微凸點(diǎn)鍵合相比，它能最小化電阻、寄生電容帶來(lái)的延遲與功耗，同時(shí)改善散熱性能與帶寬。”

正在推進(jìn)的關(guān)鍵技術(shù)進(jìn)展

混合鍵合目前仍難以滿(mǎn)足高帶寬內(nèi)存（HBM）堆疊所需的低熱預(yù)算與成本效益要求。因此，SK 海力士、美光、三星等頭部 HBM 廠(chǎng)商在 HBM4 世代仍將繼續(xù)采用微凸點(diǎn)方案。

此外，HBM 對(duì)工藝成本更為敏感，而當(dāng)前混合鍵合工藝成本偏高，主要體現(xiàn)在：

• 長(zhǎng)時(shí)間退火工序

• 芯片對(duì)芯片鍵合中較慢的拾取與放置速度

• 工序間等待時(shí)間過(guò)長(zhǎng)，易引入濕氣并損傷鍵合界面

降低高溫工藝需求：納米孿晶銅

降低高溫工藝依賴(lài)的一種方案是采用納米孿晶銅。因其具有優(yōu)先 <111> 晶向，這種銅特別適合精細(xì)間距混合鍵合，可在約 200°C下完成退火。

泛林半導(dǎo)體（Lam Research）異構(gòu)集成技術(shù)總監(jiān)李智平表示：

“傳統(tǒng)銅 - 銅鍵合通常在400°C左右進(jìn)行。而納米晶銅的結(jié)構(gòu)能讓銅晶粒擴(kuò)散更快，從而實(shí)現(xiàn)低溫鍵合。”

低溫介質(zhì)：SiCN 濺射沉積

除退火外，用于沉積 SiCN 或 SiO?介質(zhì)的 PECVD 工藝通常在約 350°C下進(jìn)行。一個(gè)可行方案是濺射沉積 SiCN 層：采用 SiC 靶材與氮?dú)夥磻?yīng)，可在250°C 以下完成 SiCN 沉積。

污染控制：等離子切割

工藝過(guò)程中的污染控制至關(guān)重要。工程師正轉(zhuǎn)向等離子切割以降低切割過(guò)程中的顆粒水平。

等離子切割在真空腔體內(nèi)進(jìn)行，通過(guò)垂直刻蝕去除晶圓材料，而非機(jī)械刀片或激光切割 —— 后兩者會(huì)產(chǎn)生大量硅塵與其他碎屑。此外，等離子切割可顯著降低微裂紋與芯片邊緣崩邊的概率。

Fig. 1: In wafer-to-wafer hybrid bonding flow queue time between activation and bonding is critical. Source: EV Group

設(shè)計(jì)范式轉(zhuǎn)變：從單芯片 → 系統(tǒng)級(jí)多芯片協(xié)同設(shè)計(jì)

新思科技（Synopsys）I/O IP 產(chǎn)品管理總監(jiān)拉克希米?賈因表示：

“混合鍵合與 3D 集成從根本上將芯片設(shè)計(jì)從單芯片思維轉(zhuǎn)向真正的系統(tǒng)級(jí)、多芯片協(xié)同設(shè)計(jì)。邏輯、內(nèi)存與加速器必須作為垂直集成堆疊，統(tǒng)一進(jìn)行劃分、分析與優(yōu)化。”

這要求基于終端系統(tǒng)進(jìn)行整體化設(shè)計(jì)：

• 早期架構(gòu)探索

• 跨芯片布局規(guī)劃

• 電源與熱分布

• 芯片間接口規(guī)劃

同時(shí)需要支持 3D 感知的時(shí)序分析、提取、驗(yàn)證與簽核，因?yàn)橐活w芯片上的決策會(huì)直接影響整個(gè)堆疊的性能、散熱與可靠性。

新思科技已開(kāi)發(fā)出針對(duì) 2.5D、3D 與 SoIC 封裝優(yōu)化的超緊湊芯片間 I/O 方案。賈因稱(chēng)：“這些 I/O 單元可適配混合鍵合凸點(diǎn)間距，實(shí)現(xiàn)堆疊芯片間高帶寬、低延遲、高能效的垂直互連。”

除改變可制造性設(shè)計(jì)思路外，混合鍵合還要求晶圓廠(chǎng)設(shè)備之間更緊密地協(xié)同，包括銅填充、CMP、拾取放置與退火等設(shè)備。這是因?yàn)殒I合前所有工序都會(huì)影響來(lái)料晶圓的畸變、翹曲控制與片內(nèi)均勻性，而這些因素會(huì)顯著影響套刻結(jié)果、良率與可靠性。

混合鍵合為何極具吸引力

用混合鍵合替代微凸點(diǎn)在電學(xué)上具備諸多優(yōu)勢(shì)，包括更低的電阻、電容與功耗。

EV 集團(tuán)業(yè)務(wù)發(fā)展總監(jiān)伯恩德?迪拉徹表示：

“與微凸點(diǎn)鍵合相比，混合鍵合能顯著降低寄生效應(yīng)，同時(shí)提升電學(xué)性能與電源效率。”

通過(guò)晶圓對(duì)晶圓直接鍵合實(shí)現(xiàn)小芯片垂直堆疊，芯片廠(chǎng)商可將互連間距從銅微凸點(diǎn)的35μm躍遷至10μm 以下。

事實(shí)上，在 HBM 工藝中，推動(dòng)混合鍵合應(yīng)用的主要因素甚至不是 I/O 密度提升，而是垂直厚度縮減。

泛林的李智平指出：

“混合鍵合確實(shí)能帶來(lái)更高的互連密度，但在高帶寬內(nèi)存中，核心驅(qū)動(dòng)力是去掉多顆 DRAM 之間的凸點(diǎn)，從而減薄整體厚度。”

Fig. 2: 2nm pitch bonds completed using die-to-wafer hybrid bonding. Source: imec

晶圓對(duì)晶圓（W2W） vs 芯片對(duì)晶圓（D2W）

 晶圓對(duì)晶圓（W2W）混合鍵合自十多年前索尼首次將其用于 CMOS 圖像傳感器以來(lái)，已得到量產(chǎn)驗(yàn)證。研究機(jī)構(gòu)已實(shí)現(xiàn) 400nm 鍵合精度。

但 W2W 存在兩個(gè)明顯局限：

• 芯片尺寸必須相同

• 無(wú)法在鍵合前剔除不良芯片

** 芯片對(duì)晶圓（D2W）** 則可解決這些問(wèn)題：

• 僅鍵合已知良好芯片（Known-good-die）

• 可使用任意尺寸的芯片

相對(duì)而言，W2W 比 D2W 更成熟，能滿(mǎn)足更嚴(yán)格的套刻與精度要求。例如，業(yè)界已實(shí)現(xiàn) 400nm 晶圓對(duì)晶圓鍵合，而芯片對(duì)晶圓鍵合已達(dá)到 2μm 間距。

工藝實(shí)現(xiàn)原理

實(shí)現(xiàn)高質(zhì)量混合鍵合的關(guān)鍵要素包括：

• 在數(shù)千乃至數(shù)百萬(wàn)個(gè)微小界面上同時(shí)實(shí)現(xiàn)無(wú)缺陷原子級(jí)接觸

• 最小化晶圓翹曲

• CMP 后實(shí)現(xiàn)完全平坦化（0.5nm RMS），CMP 結(jié)果是決定鍵合良率的首要因素

• 鍵合表面零顆粒、零殘留

• 清洗后立即鍵合，避免污染與濕氣損傷

• 高對(duì)準(zhǔn)精度（200nm～50nm，依特征尺寸而定），防止開(kāi)路與短路

• 高精度拾取放置（＜5μm 間距要求 100nm 套刻精度）

晶圓對(duì)晶圓混合鍵合流程

1. 兩片已完成最后段（BEOL）互連的器件晶圓

2. PECVD 沉積介質(zhì)（SiO?或 SiCN）

3. 反應(yīng)離子刻蝕形成銅墊通孔

4. 沉積阻擋層（TaN）→ 銅籽晶層 → 電鍍銅

5. 銅 CMP拋光至介質(zhì)層，留下輕微納米級(jí)銅凹陷

6. 兆聲波清洗 → 等離子活化（形成高濃度 - OH 鍵）

7. 紅外對(duì)準(zhǔn) → 室溫預(yù)鍵合

8. 高溫退火（~350°C），介質(zhì)形成共價(jià)鍵，銅融合導(dǎo)通

表面活化至關(guān)重要，因?yàn)榛旌湘I合由表面化學(xué)驅(qū)動(dòng)，而非熱壓鍵合那樣依靠壓力與溫度。

鍵合后，可通過(guò)聲學(xué)顯微鏡檢測(cè)鍵合質(zhì)量：無(wú)空洞的鍵合會(huì)呈現(xiàn)黑色圖像，空洞則表現(xiàn)為白色斑點(diǎn)。

鍵合界面保護(hù)

由林燁領(lǐng)導(dǎo)的 IMEC 研究團(tuán)隊(duì)近期提出，在臨時(shí)鍵合、晶圓減薄、CMP、刻蝕、芯片切割與清洗等步驟中，沉積一層薄無(wú)機(jī)保護(hù)層，以屏蔽水、研磨液與化學(xué)藥劑對(duì)鍵合區(qū)的影響。

該保護(hù)層：

• 可將銅凹陷維持在2nm水平

• 減少空洞產(chǎn)生

• 配合激光釋放層便于芯片從承載片剝離

• 對(duì)對(duì)準(zhǔn)標(biāo)記透明，鍵合前可干凈去除

芯片對(duì)晶圓（D2W）的缺陷控制

鍵合界面的缺陷控制是 D2W 混合鍵合最關(guān)鍵的挑戰(zhàn)之一，要求Class 3 及以上潔凈室環(huán)境。

介質(zhì) / 銅表面的任何微小顆粒都可能導(dǎo)致：

• 集群式開(kāi)路缺陷

• 局部脫鍵

• 形成比顆粒大數(shù)倍的空洞

Besi 的阿卜迪拉提出設(shè)備內(nèi)部控污策略：

• 采用精密微型潔凈環(huán)境

• 構(gòu)建后端潔凈供應(yīng)鏈

• 開(kāi)展?jié)崈粼O(shè)計(jì)與操作培訓(xùn)

• 使用前道量測(cè)設(shè)備（SEM/EDX）監(jiān)控缺陷

• 設(shè)備與部件采用低表面粗糙度、低磨損設(shè)計(jì)

結(jié)論

混合鍵合是實(shí)現(xiàn)芯片堆疊的核心技術(shù)，它以 **＜10μm 精細(xì)間距 ** 實(shí)現(xiàn)晶圓 / 芯片與介質(zhì)的鍵合，替代當(dāng)前間距約 35μm 的傳統(tǒng)焊料凸點(diǎn)。

晶圓對(duì)晶圓混合鍵合已在 CMOS 圖像傳感器、SRAM / 處理器芯片、3D NAND 器件中得到量產(chǎn)驗(yàn)證。

設(shè)備廠(chǎng)商與晶圓代工廠(chǎng)正合作提升工藝吞吐量，縮短活化到鍵合之間的等待時(shí)間。

TiN 等無(wú)機(jī)犧牲膜有望在晶圓減薄、清洗、芯片切割等裝配工序中，為保持介質(zhì)與銅墊表面潔凈發(fā)揮越來(lái)越重要的作用。

為在 HBM 中采用混合鍵合，低熱預(yù)算材料（如濺射 SiCN、可低溫退火的納米孿晶銅）將越來(lái)越受關(guān)注，不過(guò)量產(chǎn)應(yīng)用前仍需開(kāi)展更多可靠性研究。