一種實驗室常用的測試裝置或使二維晶體管的性能測試結果虛高多達 5 倍，這也引發了人們對未來芯片性能基準測試方式的質疑。

近二十年來，科學家們一直試圖突破硅材料的局限 —— 如今每一顆現代計算機芯片，核心動力都來自硅。他們將希望寄托于超薄的二維半導體材料：這類僅由一兩個原子構成厚度的材料，有望打造出體積更小、運算更快、能耗更低的晶體管。

如今，杜克大學工程師的一項新研究表明，我們或許一直都在透過 “失真的鏡片” 看待這類材料。該研究的作者發現，實驗室中一種被廣泛使用的測試方法，會大幅夸大二維晶體管的實際性能。

在部分測試案例中，二維晶體管展現出的性能，較實際應用場景下的真實表現高出了近 6 倍。這一巨大差距，足以改變研究人員對二維電子器件未來發展的評估方式。

該研究也揭示了一個關鍵問題：實驗室中多數二維晶體管的測試方式，與實際商用芯片的制造工藝并不匹配。

背柵晶體管的問題癥結

晶體管是一種用于控制電流的微型器件，可實現電流的通斷，也能調節電流的大小。單顆硅芯片中可集成數十億個晶體管，這些微型器件構成了所有數字技術的基礎。

為研究嬌貴的二維材料，研究人員常采用一種簡易的背柵晶體管設計方案。在該測試結構中，所有器件均集成在單一硅基底上，由超薄半導體材料（二硫化鉬是最常用的材料）形成導電溝道，實現兩個金屬電極之間的電流傳輸，而下方的硅基底則充當柵極，控制電流的通斷。

這種結構之所以被廣泛應用，是因為其制備難度低，且能支持快速的實驗驗證。但該結構會產生一種名為 “接觸柵控” 的隱藏效應。在商用晶體管中，柵極的設計初衷本是僅對導電溝道 —— 也就是電流流動的狹窄通路 —— 進行控制。

但在背柵設計中，柵極產生的電場還會對金屬電極下方的半導體材料產生影響，這會降低電極接觸處的電阻，讓電流更易流入器件內部。

電阻降低會讓晶體管在測試中表現出更快的運算速度和更強的性能，但這種性能提升并非單純來自材料本身，而是由測試結構本身帶來的。也正因如此，背柵結構無法應用于實際的芯片制造技術中，這類結構存在開關速度慢、漏電的問題。

該研究的作者之一、杜克大學電氣與計算機工程學教授艾倫?富蘭克林表示：“性能提升聽起來是件好事，但這種結構雖非常適合實驗室的基礎測試，卻存在無法突破的物理局限，根本無法應用到實際的器件制造技術中。”

為二維晶體管開展公允測試

為測算這種效應帶來的實際影響，研究人員研制出了一種對稱雙柵晶體管。該器件在同一條二維半導體導電溝道的上下方均設置了柵極，更重要的是，其整體物理結構保持完全一致。

研究人員僅通過切換頂柵和背柵的激活狀態開展測試：一種測試配置會產生接觸柵控效應，另一種則不會，這也讓研究人員能對兩種狀態進行直接的一對一對比。

測試結果令人意外：在尺寸較大的器件中，接觸柵控效應會讓測試得出的性能數值大致翻倍；而當器件尺寸縮小至未來芯片技術所需的規格時，這種效應的影響會變得更為顯著。

研究人員指出：“在器件尺寸微縮至目標規格（溝道長度 50 納米、電極接觸長度 30 納米）時，接觸柵控的影響會進一步放大：受該效應影響，晶體管的開態性能測試值會提升約 5 倍，傳輸長度則會縮短約 70%。”

他們還補充道：“這些研究結果證實，在二維場效應晶體管的研發領域，接觸柵控是影響器件性能的關鍵因素，而這一因素此前一直被研究人員低估。”

隨著晶體管的尺寸不斷微縮，金屬電極接觸處的特性開始主導器件的整體性能表現，因此任何能改變接觸電阻的機制，其影響都會變得愈發顯著，這也解釋了為何器件尺寸越小，性能測試結果的虛高效應就越明顯。

重新審視二維電子器件的發展預期

這項研究并非質疑二維半導體材料的發展潛力，而是指出這類材料的測試方式，需要與實際的芯片設計工藝相匹配。

展望未來，杜克大學的研究團隊計劃將電極接觸長度進一步微縮至 15 納米，并探索可替代的接觸金屬材料，以期在適配實際芯片架構的前提下降低接觸電阻。

該團隊的更大目標，是為將二維材料集成至下一代處理器中，建立更清晰的設計準則。

該研究成果已發表在《美國化學會?納米》期刊上。