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台积电SoIC路线图：2029芯片堆叠迈向4.5μm间距，全力支撑AI算力

• 随着先进封装在 AI 与高性能计算（HPC）的性能提升中占据更重要地位，台积电正推进其 3D 芯片堆叠路线图，朝着更细互连间距、更高集成度方向发展。在圣克拉拉举办的2026 年北美技术论坛上公布的最新 SoIC 路线图显示，台积电将从当前的6μm互连间距，在 2029 年推进至4.5μm。混合键合晶粒堆叠的间距微缩，直接决定小芯片之间可布设的垂直互连数量，对算力密度至关重要。台积电在论坛上单独宣布：A14-on-A14 SoIC计划于2029 年量产，其晶粒间 I/O 密度较N2-on-N2 SoIC再提
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